大模型后训练实习生

Job description

数据工程

• 构建和维护 RTL（Verilog）指令微调数据集，包括 spec→RTL 对齐、功能验证数据生成、DPO 偏好对构建；

模型微调

• 基于 MS-Swift / LLaMA-Factory 等框架，对 Qwen2.5-Coder 等开源代码模型进行 SFT / DPO / GRPO 后训练；

评估体系搭建

• 搭建和维护 GenBen、VerilogEval 等基准测试评估 pipeline，集成 Yosys 综合 + Verilator 仿真；

实验迭代

• 跟踪 RTL-LLM 前沿论文（RTLCoder、VeriCoder、VeriRL、ChatSVA 等），复现并改进关键方法；

RTL 生成 & Review探索

• 参与 SVA 自动生成、Bug Detection 等 RTL Review 能力的研究与实现；

Qualifications

- 计算机/电子/微电子/人工智能相关专业，硕士或高年级本科生；

• 熟悉 Python，有 Linux 环境开发经验；
• 了解 Transformer 架构和 LLM 基本概念（tokenization、attention、fine-tuning）；

有较强的学习能力和自驱力，能独立阅读英文论文； 加分项

• 了解 Verilog/SystemVerilog 基础语法，能读懂 RTL 代码；
• 有 LLM 微调经验（LoRA、SFT、RLHF 等），熟悉 HuggingFace 生态；
• 有芯片验证/数字电路设计经验（UVM、testbench 编写等）；
• 了解 DeepSpeed 分布式训练（ZeRO-1/2/3）；
• 有强化学习（PPO/GRPO/DPO）相关知识或实践经验；
• 了解 Yosys、Verilator 等开源 EDA 工具。